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	<title>对影成三人 &#187; PCB</title>
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		<title>Cadence 学习笔记 &#8211; Allegro 篇 （三）</title>
		<link>http://ichaochao.com/2008/08/26/allegro3/</link>
		<comments>http://ichaochao.com/2008/08/26/allegro3/#comments</comments>
		<pubDate>Tue, 26 Aug 2008 03:02:24 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

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		<description><![CDATA[修改allegro变量文件，设置自定义快捷键。]]></description>
			<content:encoded><![CDATA[<p>修改变量文件，设置自定义快捷键。</p>
<p>Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。</p>
<p>先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。</p>
<p>用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。要注意的是，这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。比如我在用户变量里设置的Home目录为d:\temp，那么env文件就位于<font color="#ff8040">d:\temp\pcbenv</font>内。     <br />如果没有在系统属性里设置Home变量的路径，那么对于XP，会自动在C:\documents and settings\用户文件夹\pcbenv内产生env文件。对于2000，pcbenv目录位于C盘根目录下。</p>
<p>全局变量的位置，固定为软件安装目录内，比如我的就是:<font color="#ff8040">d:\cadence\spb_15.7\share\pcb\text</font>内。</p>
<p>通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:)</p>
<p>另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。</p>
<p>好了，搞清楚env文件的位置后，我们就可以来修改了。</p>
<p>用户变量env文件，是类似于下面的格式：</p>
<blockquote><p>source $TELENV </p>
<p>### User Preferences section      <br />### This section is computer generated.       <br />### Please do not modify to the end of the file.       <br />### Place your hand edits above this section.       <br />###       <br />set autosave_time = 15       <br />set autosave</p>
</blockquote>
<p>我们要设置的快捷键必须放置在### User Preferences section之前。</p>
<p>设置快捷键指令格式 ：</p>
<p>alias 快捷键 执行的命令   <br />例:alias Del delete</p>
<p>我的部分快捷键：</p>
<blockquote><p>alias Pgup zoom in     <br />alias Pgdown zoom out      <br />alias End redisplay      <br />alias Insert add connect      <br />alias Home zoom fit      <br />alias Del delete      <br />funckey &#8216; &#8216; iangle 90</p>
</blockquote>
<p>扩展技巧：</p>
<p>关于快捷键可替代的命令，并不仅限于一级菜单中原已有快捷键的命令，对于有多级菜单的命令，比如Display-Show rats-Net(点亮单个网络)，我们也可以用快捷键代替：alias F9 rats net。这个命令&quot;rats net&quot;会在你执行后出现在右下角cmd:的后面。这样可快捷的命令就随你设置了。</p>
]]></content:encoded>
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		</item>
		<item>
		<title>Cadence 学习笔记 &#8211; 在Allegro中手动添加元件（外二则）</title>
		<link>http://ichaochao.com/2008/06/04/add_part_in_allegro/</link>
		<comments>http://ichaochao.com/2008/06/04/add_part_in_allegro/#comments</comments>
		<pubDate>Wed, 04 Jun 2008 03:06:50 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=72</guid>
		<description><![CDATA[Q:如何手动添加一个元件？
A:这个在[Protel]中轻而易举的动作，在严格遵循网络驱动的[Allegro]里变得非常繁琐。
先选择setup -&#62; User References ，在Misc里勾选logic edit enabled。请记住这个选项，当你要做一些在[Protel]中很随意而在[Allegro]里变得很困难的动作（比如删除或修改某个网络）的时候，打开这个选项是必要的。]]></description>
			<content:encoded><![CDATA[<p>Q:如何手动添加一个元件？<br />
A:这个在[Protel]中轻而易举的动作，在严格遵循网络驱动的[Allegro]里变得非常繁琐。<br />
先选择setup -&gt; User References ，在Misc里勾选logic edit enabled。请记住这个选项，当你要做一些在[Protel]中很随意而在[Allegro]里变得很困难的动作（比如删除或修改某个网络）的时候，打开这个选项是必要的。<span id="more-72"></span></p>
<p>然后选主菜单Logic -&gt; Part Logic，出现的是现有PCB上的part list表（下图），在Part Modification Area中输入你要添加的元件各属性值，图中我添加了一个0805电容C285。然后点ADD后OK，这样这个元件被添加到图中，但是还没有放到板上（那它现在在哪里？悬在半空？），要把它放置到板上，可以选主菜单中的Place -&gt; Quick Place，这里有很多的放置选项，爱咋放咋放，虽然该功能称为Quick Place，但经我实际使用，是相当的bother，最quick的方法，选择 Place -&gt;manually，那些悬在空中（已添加但未放置）的元件都在这个列表里，选中要添加的元件后不要急着点OK，把光标移到图中，会发现这个元件已然粘在光标上，这时才是真正的爱咋放咋放。然后你就可以给它的引脚增加网络并连线了。</p>
<p><a href="http://ichaochao.com/wp-content/uploads/2008/06/spximage16.jpg"><img class="alignnone size-medium wp-image-73" src="http://ichaochao.com/wp-content/uploads/2008/06/spximage16-300x144.jpg" alt="parts list" width="300" height="144" /></a></p>
<p>通过这样繁琐的过程，可见，手动添加元件是多么不合规范的一个操作啊，欲速则不达，所以还是建议用网络驱动来添加元件吧。</p>
<p>后记：我在上面的添加过程中遇到一个问题，在part list表这个地方，如果要添加一个原板上没有的device，那除了要自建package外，还要创建device文件（就是在package创建好后点file-&gt;create device）,这个device是个txt文件，在从原理图导入网表到PCB时要用到，但是如果只是用capture和allegro的话，这个文件是不需要的，只有在导入第三方网表时才需要。<br />
经过摸索，学会了Pad及package的创建方法，自建了一个256球的BGA封装，Allegro的package wizard还是很好用，比protel要好用一些，只是建pad由于可设置的参数比较多，过程显得有点麻烦。</p>
<p>外二则</p>
<p><span>Q:</span> <span style="宋体;">为何别人的工具栏图标大大方方又漂亮而我的图标这么猥琐？</span></p>
<p><img class="alignnone size-medium wp-image-75" src="http://ichaochao.com/wp-content/uploads/2008/06/spximage12.jpg" alt="small toolbar " width="176" height="58" /></p>
<p>猥琐的Toolbar Icon</p>
<p><img class="alignnone size-medium wp-image-74" src="http://ichaochao.com/wp-content/uploads/2008/06/spximage13-300x67.jpg" alt="large toolbar" width="300" height="67" /></p>
<p>又大又酷的Toolbar Icon</p>
<p>A:    View -&gt; Customization -&gt; Toolbar -&gt; 选择Cool Look和Large Button</p>
<p>Q:    [Allegro]如何恢复启动时的Product Choices对话框？</p>
<p><a href="http://ichaochao.com/wp-content/uploads/2008/06/spximage11.jpg"><img class="alignnone size-medium wp-image-76" src="http://ichaochao.com/wp-content/uploads/2008/06/spximage11-300x207.jpg" alt="product choice" width="300" height="207" /></a></p>
<p>A:    软件安装后默认情况下每次启动都会弹出Product Choices对话框供选择，但是如果勾选了Use As Default后，此框不再出现，如要再次选择，可以通过菜单File -&gt; Change Editor调出该对话框。</p>
]]></content:encoded>
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		</item>
		<item>
		<title>Cadence 学习笔记 &#8211; Capture CIS 篇 （三）</title>
		<link>http://ichaochao.com/2008/03/06/capture_cis_note_3/</link>
		<comments>http://ichaochao.com/2008/03/06/capture_cis_note_3/#comments</comments>
		<pubDate>Thu, 06 Mar 2008 09:05:03 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=67</guid>
		<description><![CDATA[用表格做元件 SPB15.7中增加了用表格来做原理图元件的功能，对于引脚数较多的元件，这是个比较快捷方便的功能，我试了一下这个功能，下面讲下心得。 1，表格支持拷贝和粘贴，单个拷贝时，虽然框似乎没有被选中，但仍能粘贴。 2，在有下拉选择的列（比如type）中，可以通过选中若干个框，然后统一输入同一类型。 3，Position的排列，对于up和down，都是从左到右排列，对于left和right，都是从上到下排列。而不是通常习惯的逆时针排列。 4，无法在引脚中插入空行，表格中的空行将被忽略。 5，一旦点了save生成元件后，就再也无法回到表格中编辑了。即，这个过程是不可逆的。 如果要用的更爽，建议用excel来做，按照表中的列在excel中做个相同的，可以利用excel强大的排序，拷贝等功能，然后直接把表格粘贴到capture CIS的表格编辑器中。而且还可以把excel表格保存已便于以后修改。 总的来说，这个功能还是挺实用，但是可以做的更好，要是能支持用空格分开引脚就好了，毕竟很少有器件的引脚密密麻麻的挤在一起的。]]></description>
			<content:encoded><![CDATA[<p>用表格做元件</p>
<p>SPB15.7中增加了用表格来做原理图元件的功能，对于引脚数较多的元件，这是个比较快捷方便的功能，我试了一下这个功能，下面讲下心得。</p>
<p><span id="more-67"></span></p>
<p>1，表格支持拷贝和粘贴，单个拷贝时，虽然框似乎没有被选中，但仍能粘贴。<br />
2，在有下拉选择的列（比如type）中，可以通过选中若干个框，然后统一输入同一类型。<br />
3，Position的排列，对于up和down，都是从左到右排列，对于left和right，都是从上到下排列。而不是通常习惯的逆时针排列。<br />
4，无法在引脚中插入空行，表格中的空行将被忽略。<br />
5，一旦点了save生成元件后，就再也无法回到表格中编辑了。即，这个过程是不可逆的。</p>
<p>如果要用的更爽，建议用excel来做，按照表中的列在excel中做个相同的，可以利用excel强大的排序，拷贝等功能，然后直接把表格粘贴到capture CIS的表格编辑器中。而且还可以把excel表格保存已便于以后修改。</p>
<p>总的来说，这个功能还是挺实用，但是可以做的更好，要是能支持用空格分开引脚就好了，毕竟很少有器件的引脚密密麻麻的挤在一起的。</p>
]]></content:encoded>
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		</item>
		<item>
		<title>Cadence 学习笔记 &#8211; Allegro 篇 （二）</title>
		<link>http://ichaochao.com/2008/02/29/allegro_note_2/</link>
		<comments>http://ichaochao.com/2008/02/29/allegro_note_2/#comments</comments>
		<pubDate>Fri, 29 Feb 2008 08:18:54 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=66</guid>
		<description><![CDATA[针对设计文件(*.brd)上只移动Symbol的「PIN」方法 转自莎益博（古怪的名字）的论坛： 图就不贴了，想看图就点击上面的连接。 一、摘要： Allegro的初始设置，是不能移动设计文件(*.brd)中Symbol的「PIN」。 可以通过以下方法对单个Symbol的「PIN」进行移动 二、操作方法： 1、 从菜单，选择「Edit 」-「Properties…」。&#60;参照:图1-①，②&#62; 2、 在控制面板的「Find」栏选择「All Off」，并只打开「Symbols」。&#60;参照:图2-③，④&#62; 3、 选择想要使「Pin」移动的Symbol 。(选择后，如「图3」一样高亮显示。) 4、 在「Edit Property」对话框内的「Available Properties」栏内选择「Unfixed_Pins」，「Apply」-「OK」结束。&#60;参照:图4-⑤～⑧&#62; 5、 从菜单选择「Move」。&#60;参照:图5&#62; 6、 在控制面板的「Find」栏选择「All Off」，并只打开「Pins」。&#60;参照:图6&#62; 7、 在设计画面上，单击移动对象的Pin移动到任意的位置。&#60;参照:「图7」表示Symbol Pin的移动途中。&#62;]]></description>
			<content:encoded><![CDATA[<p>针对设计文件(*.brd)上只移动Symbol的「PIN」方法</p>
<p>转自莎益博（古怪的名字）的<a href="http://bbs.cybernet.sh.cn/viewtopic.php?f=4&amp;t=134">论坛</a>：</p>
<p>图就不贴了，想看图就点击上面的连接。</p>
<p><span id="more-66"></span></p>
<p>一、摘要：<br />
Allegro的初始设置，是不能移动设计文件(*.brd)中Symbol的「PIN」。</p>
<p>可以通过以下方法对单个Symbol的「PIN」进行移动</p>
<p>二、操作方法：</p>
<p>1、	从菜单，选择「Edit 」-「Properties…」。&lt;参照:图1-①，②&gt;<br />
2、	在控制面板的「Find」栏选择「All Off」，并只打开「Symbols」。&lt;参照:图2-③，④&gt;<br />
3、	选择想要使「Pin」移动的Symbol 。(选择后，如「图3」一样高亮显示。)<br />
4、	在「Edit Property」对话框内的「Available Properties」栏内选择「Unfixed_Pins」，「Apply」-「OK」结束。&lt;参照:图4-⑤～⑧&gt;<br />
5、	从菜单选择「Move」。&lt;参照:图5&gt;<br />
6、	在控制面板的「Find」栏选择「All Off」，并只打开「Pins」。&lt;参照:图6&gt;<br />
7、	在设计画面上，单击移动对象的Pin移动到任意的位置。&lt;参照:「图7」表示Symbol Pin的移动途中。&gt;</p>
]]></content:encoded>
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		</item>
		<item>
		<title>Cadence 学习笔记 &#8211; Capture CIS 篇 （二）</title>
		<link>http://ichaochao.com/2008/02/22/capture_cis_note_2/</link>
		<comments>http://ichaochao.com/2008/02/22/capture_cis_note_2/#comments</comments>
		<pubDate>Fri, 22 Feb 2008 07:07:32 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=65</guid>
		<description><![CDATA[今天碰到一个问题，尚未解决： 对于多个part组成的 compent,比如双运放，其电源脚如何设置？在Protel中可以置为一个part上有电源脚而另一个没有，但是Capture中好像不行，2个 part都必须有，这样的话在图纸中放置这个双运放，每个part都会有电源脚，而且每个part的电源脚都必须接在一起，否则出网络表时会出错。原理上 来说没啥不对，不过怎么看着那么别扭~ 必须要傻傻的把电源脚都连起来？]]></description>
			<content:encoded><![CDATA[<p>今天碰到一个问题，尚未解决：</p>
<p>对于多个part组成的 compent,比如双运放，其电源脚如何设置？在Protel中可以置为一个part上有电源脚而另一个没有，但是Capture中好像不行，2个 part都必须有，这样的话在图纸中放置这个双运放，每个part都会有电源脚，而且每个part的电源脚都必须接在一起，否则出网络表时会出错。原理上 来说没啥不对，不过怎么看着那么别扭~</p>
<p><span id="more-65"></span></p>
<p>必须要傻傻的把电源脚都连起来？</p>
]]></content:encoded>
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		</item>
		<item>
		<title>Cadence 学习笔记 &#8211; Allegro 篇 （一）</title>
		<link>http://ichaochao.com/2008/02/21/allegro_note_1/</link>
		<comments>http://ichaochao.com/2008/02/21/allegro_note_1/#comments</comments>
		<pubDate>Thu, 21 Feb 2008 05:20:03 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[假装懂音乐]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=64</guid>
		<description><![CDATA[以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。 以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。 ================================================= Allegro 名词解释 Groups 是将 1 个或1 个以上的对象设定为同一群组 Comps Component，是带有零件序号(RefDes)的 Allegro 零件 Symbols 是指所有板中的 Allegro 零件，不管其是否带有零件序号(RefDes) Functions 是指 Component 中的 Gate，例如：排阻中的一个电阻 Nets 是指 1 条讯号线 Pins 是指零件脚 Vias 是指贯孔、贯穿孔或称导通孔 Clines 是指带有电气特性的走线 ( 其范围是 Pin To Pin、Pin To Via、Via To Via 之间的 1 条走线 ) Lines 是指没有电气特性的一般线段，例如：板外框、 Shapes 是指任意多边形的 <a href="http://ichaochao.com/2008/02/21/allegro_note_1/" class="more-link">More &#62;</a>]]></description>
			<content:encoded><![CDATA[<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。</span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。</span></p>
<p><span style="宋体;">=================================================</span></p>
<p>Allegro 名词解释</p>
<p><span id="more-64"></span></p>
<table class="MsoTableGrid" style="collapse;" border="1" cellspacing="0" cellpadding="0">
<tbody>
<tr>
<td style="77.4pt;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Groups</span></p>
</td>
<td style="1pt 1pt 1pt medium solid solid solid none windowtext windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是将 </span><span>1 </span><span style="宋体;">个或</span><span>1 </span><span style="宋体;">个以上的对象设定为同一群组</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Comps</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span>Component</span><span style="宋体;">，</span><span style="宋体;">是带有零件序号</span><span>(RefDes)</span><span style="宋体;">的 </span><span>Allegro </span><span style="宋体;">零件</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Symbols</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指所有板中的 </span><span>Allegro </span><span style="宋体;">零件，不管其是否带有零件序号</span><span>(RefDes)</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Functions</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指 </span><span>Component </span><span style="宋体;">中的 </span><span>Gate</span><span style="宋体;">，例如：排阻中的一个电阻</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Nets</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指 </span><span>1 </span><span style="宋体;">条讯号线</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Pins</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指零件脚</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Vias</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指贯孔、贯穿孔或称导通孔</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Clines</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指带有电气特性的走线 </span><span>( </span><span style="宋体;">其范围是 </span><span>Pin To Pin</span><span style="宋体;">、</span><span>Pin To Via</span><span style="宋体;">、</span><span>Via To Via </span><span style="宋体;">之间的 </span><span>1 </span><span style="宋体;">条走线 </span><span>)</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Lines</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指没有电气特性的一般线段，例如：板外框、</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Shapes</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指任意多边形的 </span><span>Shape</span><span style="宋体;">、空心的长方形及实心的长方形</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Voids</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指任意多边形 </span><span>Shape </span><span style="宋体;">中的挖空部份</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Cline Segs</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span>Cline Segment </span><span style="宋体;">是指 </span><span>Cline </span><span style="宋体;">中 </span><span>1 </span><span style="宋体;">条没有转折的线段</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Other Segs</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span>Line Segment </span><span style="宋体;">是指 </span><span>Line </span><span style="宋体;">中 </span><span>1 </span><span style="宋体;">条没有转折的线段</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Figures</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指图形符号，例如：钻孔符号</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">DRC Errors</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指出违反设计规范的位置及其相关信息</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Text</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指文字</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Ratsnests</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span style="宋体;">是指鼠线 </span><span>( </span><span style="宋体;">即讯号线未完成的联机关系 </span><span>)</span></p>
</td>
</tr>
<tr>
<td style="medium 1pt 1pt none solid solid -moz-use-text-color windowtext windowtext;" width="103" valign="top">
<p class="MsoNormal" align="left"><span style="Arial;">Rat Ts</span></p>
</td>
<td style="medium 1pt 1pt medium none solid solid none -moz-use-text-color windowtext windowtext -moz-use-text-color;" width="480" valign="top">
<p class="MsoNormal" align="left"><span>Ratsnest T-point </span><span style="宋体;">是指 </span><span>T </span><span style="宋体;">点，为呈 </span><span>T </span><span style="宋体;">型的</span><span>Ratsnest</span><span style="宋体;">，</span></p>
</td>
</tr>
</tbody>
</table>
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		<title>Cadence 学习笔记 &#8211; Capture CIS 篇 （一）</title>
		<link>http://ichaochao.com/2008/02/21/capture_cis_note_1/</link>
		<comments>http://ichaochao.com/2008/02/21/capture_cis_note_1/#comments</comments>
		<pubDate>Thu, 21 Feb 2008 05:18:48 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

		<guid isPermaLink="false">http://ichaochao.com/?p=63</guid>
		<description><![CDATA[以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。 以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。 ================================================= 关于update cache 如果画原理图过程中，修改了库元件，放置修改后的元件会出现如下警告： Part xxx is out of date with respect to the design cache.Use Upate Cache to synchronize the part in the cache with the library. 但是这个update cache在哪里呢？菜单里的这个命令是虚的，看了帮助才知道。 必须到project manager窗口中的design cache中找到这个part，右键选择update cache才行。或者直接cleanup cache也行。]]></description>
			<content:encoded><![CDATA[<p class="MsoNormal" style="-20.8pt;"><span style="宋体;"><br />
</span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。</span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。</span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">=================================================<br />
</span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">关于</span><span>update<span> </span>cache</span></p>
<p class="MsoNormal" style="-20.8pt;"><span id="more-63"></span></p>
<p class="MsoNormal" style="-20.8pt;"><span style="宋体;">如果画原理图过程中，修改了库元件，放置修改后的元件会出现如下警告：</span></p>
<p class="MsoNormal" style="-20.8pt;">
<p class="MsoNormal"><span>Part xxx is out of date with respect to the design cache.Use Upate Cache to synchronize the part in the cache with the library.</span></p>
<p>但是这个update cache在哪里呢？菜单里的这个命令是虚的，看了帮助才知道。</p>
<p class="MsoNormal"><span style="宋体;">必须到</span><span>project manager</span><span style="宋体;">窗口中的</span><span>design cache</span><span style="宋体;">中找到这个</span><span>part</span><span style="宋体;">，右键选择</span><span>update cache</span><span style="宋体;">才行。或者直接</span><span>cleanup cache</span><span style="宋体;">也行。</span></p>
]]></content:encoded>
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		<title>CONCEPT HDL和CAPTURE CIS的区别</title>
		<link>http://ichaochao.com/2008/02/15/concept-hdl%e5%92%8ccapture-cis%e7%9a%84%e5%8c%ba%e5%88%ab/</link>
		<comments>http://ichaochao.com/2008/02/15/concept-hdl%e5%92%8ccapture-cis%e7%9a%84%e5%8c%ba%e5%88%ab/#comments</comments>
		<pubDate>Fri, 15 Feb 2008 03:22:12 +0000</pubDate>
		<dc:creator>beethoven</dc:creator>
				<category><![CDATA[假装懂技术]]></category>
		<category><![CDATA[EDA]]></category>
		<category><![CDATA[PCB]]></category>

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		<description><![CDATA[整理自PCBBBS论坛 [讨论]CONCEPT HDL和CAPTURE CIS的区别 之前一直用PROTEL,现在开始学习CADENCE,前几天装了CADENCE SPB 15.7。学习中有几个问题不明。 SPB中包含了CONCEPT HDL和CAPTURE CIS，不知这两个原理图设计软件的主要区别在哪里？ 他们的原理图库可以共用吗？ 在CONCEPT HDL中，工具栏的的ANOLOG器件库系统是否自带？若没有如何获取并载入？ &#8212;HsuMeiFan2005&#8212; 对PCB 布线来说: Concept HDL 是原先的Allegro的原理图工具，是主要妻子。 Capture (CIS)是原先的OrCAD原理图工具。 它的PCB工具是Layout。 Cadence 买入 Orcad之后，把 Orcad Capture (CIS) 作为一件 除了Concept HDL以外的原理图工具，是二奶。 他们的原理图库是不可以共用。 Concept HDL也 自带很多 器件库。 Concept HDL是为高端的用户。 &#8212;ddwu&#8212; ALLEGRO的Part Developer提供了这两种库的互转！ &#8212;玩玩&#8212; 总的来说，Concept和Allegro配合更好，原理图库不可共用，但可以转换。 在 原理仿真上它们的库有一部份是共用的(模型)，两者的操作性上都可以，但Concept更好主要是可定制，但可定制就意味着上手难些，Concept掌握 后用起来很方便，但通用性很差，难以转换使其它软件可用，autocad也不支持。capture是应用最广泛的EDA软件(全世界使用率的NO.1)， 操作性虽差了点，但没有Concept难以转换的缺陷，其它功能并不比Concept少，尤其是可以转换到Mentor和PADS，当然做PCB切换到 Allegro是其最强的，用它自带的 Layout Plus的可能不多，它的PCB功能很弱，当然用其capture-&#62;Allegro或Capture-&#62;POWERPCB就强了。 &#8212;dcd&#8212; CONCEPT HDL 做原理图,ALLEGRO做PCB,原配做搭档，肯定是最好的两个EAD. 但是很不好的是CONCEPT <a href="http://ichaochao.com/2008/02/15/concept-hdl%e5%92%8ccapture-cis%e7%9a%84%e5%8c%ba%e5%88%ab/" class="more-link">More &#62;</a>]]></description>
			<content:encoded><![CDATA[<p>整理自PCBBBS论坛</p>
<p>[讨论]CONCEPT HDL和CAPTURE CIS的区别</p>
<p>之前一直用PROTEL,现在开始学习CADENCE,前几天装了CADENCE SPB 15.7。学习中有几个问题不明。<br />
SPB中包含了CONCEPT HDL和CAPTURE CIS，不知这两个原理图设计软件的主要区别在哪里？<br />
他们的原理图库可以共用吗？</p>
<p><span id="more-62"></span><br />
在CONCEPT HDL中，工具栏的的ANOLOG器件库系统是否自带？若没有如何获取并载入？</p>
<p>&#8212;HsuMeiFan2005&#8212;<br />
对PCB 布线来说:<br />
Concept HDL 是原先的Allegro的原理图工具，是主要妻子。<br />
Capture (CIS)是原先的OrCAD原理图工具。 它的PCB工具是Layout。<br />
Cadence 买入 Orcad之后，把 Orcad Capture (CIS) 作为一件 除了Concept HDL以外的原理图工具，是二奶。<br />
他们的原理图库是不可以共用。<br />
Concept HDL也  自带很多 器件库。<br />
Concept HDL是为高端的用户。</p>
<p>&#8212;ddwu&#8212;<br />
ALLEGRO的Part Developer提供了这两种库的互转！</p>
<p>&#8212;玩玩&#8212;<br />
总的来说，Concept和Allegro配合更好，原理图库不可共用，但可以转换。<br />
在 原理仿真上它们的库有一部份是共用的(模型)，两者的操作性上都可以，但Concept更好主要是可定制，但可定制就意味着上手难些，Concept掌握 后用起来很方便，但通用性很差，难以转换使其它软件可用，autocad也不支持。capture是应用最广泛的EDA软件(全世界使用率的NO.1)， 操作性虽差了点，但没有Concept难以转换的缺陷，其它功能并不比Concept少，尤其是可以转换到Mentor和PADS，当然做PCB切换到 Allegro是其最强的，用它自带的 Layout Plus的可能不多，它的PCB功能很弱，当然用其capture-&gt;Allegro或Capture-&gt;POWERPCB就强了。</p>
<p>&#8212;dcd&#8212;<br />
CONCEPT HDL 做原理图,ALLEGRO做PCB,原配做搭档，肯定是最好的两个EAD.</p>
<p>但是很不好的是CONCEPT HDL 做原理图想用好就不是那么容易的事情，图纸也不如ORCAD美观，用的人更是少得看不到。（我认识的人中是没有会用的）。调出的元件还要是指定的值（VALUE).很多还要自已做，做起来也挺复杂的.</p>
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