假装懂技术
关于 DSP的关键字 volatile
May 6th
来自CCS的help:
The compiler analyzes data flow to avoid memory accesses whenever possible. If you have code that depends on memory accesses exactly as written in the C/C++ code you must use the volatile keyword to identify these accesses. A variable qualified with a volatile keyword is allocated to an uninitialized section (as opposed to a register). The compiler does not optimize out any references to volatile variables. More >
关于C6000DSP的引导方式和bootloader
May 6th
C6000是TI的高端DSP，它有3种引导方式：㈠无引导； ㈡ROM引导； ㈢主机引导
㈠ – 无引导：CPU直接从地址0处开始执行代码。 More >
Cadence 学习笔记 – Capture CIS 篇 （三）
Mar 6th
Cadence 学习笔记 – Allegro 篇 （二）
Feb 29th
Cadence 学习笔记 – Capture CIS 篇 （二）
Feb 22nd
今天碰到一个问题，尚未解决：
对于多个part组成的 compent,比如双运放，其电源脚如何设置？在Protel中可以置为一个part上有电源脚而另一个没有，但是Capture中好像不行，2个 part都必须有，这样的话在图纸中放置这个双运放，每个part都会有电源脚，而且每个part的电源脚都必须接在一起，否则出网络表时会出错。原理上 来说没啥不对，不过怎么看着那么别扭~
Cadence 学习笔记 – Allegro 篇 （一）
Feb 21st
以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。
以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。
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Allegro 名词解释
Cadence 学习笔记 – Capture CIS 篇 （一）
Feb 21st
以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。
以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。
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关于update cache
CONCEPT HDL和CAPTURE CIS的区别
Feb 15th
整理自PCBBBS论坛
[讨论]CONCEPT HDL和CAPTURE CIS的区别
之前一直用PROTEL,现在开始学习CADENCE,前几天装了CADENCE SPB 15.7。学习中有几个问题不明。
SPB中包含了CONCEPT HDL和CAPTURE CIS，不知这两个原理图设计软件的主要区别在哪里？
他们的原理图库可以共用吗？