Cadence 学习笔记 – Capture CIS 篇 （二）

修改allegro变量文件，设置自定义快捷键。

Q:如何手动添加一个元件？
A:这个在[Protel]中轻而易举的动作，在严格遵循网络驱动的[Allegro]里变得非常繁琐。
先选择setup -> User References ，在Misc里勾选logic edit enabled。请记住这个选项，当你要做一些在[Protel]中很随意而在[Allegro]里变得很困难的动作（比如删除或修改某个网络）的时候，打开这个选项是必要的。

用表格做元件
SPB15.7中增加了用表格来做原理图元件的功能，对于引脚数较多的元件，这是个比较快捷方便的功能，我试了一下这个功能，下面讲下心得。

1，表格支持拷贝和粘贴，单个拷贝时，虽然框似乎没有被选中，但仍能粘贴。
2，在有下拉选择的列（比如type）中，可以通过选中若干个框，然后统一输入同一类型。
3，Position的排列，对于up和down，都是从左到右排列，对于left和right，都是从上到下排列。而不是通常习惯的逆时针排列。
4，无法在引脚中插入空行，表格中的空行将被忽略。
5，一旦点了save生成元件后，就再也无法回到表格中编辑了。即，这个过程是不可逆的。
如果要用的更爽，建议用excel来做，按照表中的列在excel中做个相同的，可以利用excel强大的排序，拷贝等功能，然后直接把表格粘贴到capture CIS的表格编辑器中。而且还可以把excel表格保存已便于以后修改。
总的来说，这个功能还是挺实用，但是可以做的更好，要是能支持用空格分开引脚就好了，毕竟很少有器件的引脚密密麻麻的挤在一起的。

针对设计文件(*.brd)上只移动Symbol的「PIN」方法
转自莎益博（古怪的名字）的论坛：
图就不贴了，想看图就点击上面的连接。

一、摘要：
Allegro的初始设置，是不能移动设计文件(*.brd)中Symbol的「PIN」。
可以通过以下方法对单个Symbol的「PIN」进行移动
二、操作方法：
1、 从菜单，选择「Edit 」-「Properties…」。<参照:图1-①，②>
2、 在控制面板的「Find」栏选择「All Off」，并只打开「Symbols」。<参照:图2-③，④>
3、 选择想要使「Pin」移动的Symbol 。(选择后，如「图3」一样高亮显示。)
4、 在「Edit Property」对话框内的「Available Properties」栏内选择「Unfixed_Pins」，「Apply」-「OK」结束。<参照:图4-⑤～⑧>
5、 从菜单选择「Move」。<参照:图5>
6、 在控制面板的「Find」栏选择「All Off」，并只打开「Pins」。<参照:图6>
7、 在设计画面上，单击移动对象的Pin移动到任意的位置。<参照:「图7」表示Symbol Pin的移动途中。>

以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。
以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。
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Allegro 名词解释

Groups

是将 1 个或1 个以上的对象设定为同一群组

Comps

Component，是带有零件序号(RefDes)的 Allegro 零件

Symbols

是指所有板中的 Allegro 零件，不管其是否带有零件序号(RefDes)

Functions

是指 Component 中的 Gate，例如：排阻中的一个电阻

Nets

是指 1 条讯号线

Pins

是指零件脚

Vias

是指贯孔、贯穿孔或称导通孔

Clines

是指带有电气特性的走线 ( 其范围是 Pin To Pin、Pin To Via、Via To Via 之间的 1 条走线 )

Lines

是指没有电气特性的一般线段，例如：板外框、

Shapes

是指任意多边形的 Shape、空心的长方形及实心的长方形

Voids

是指任意多边形 Shape 中的挖空部份

Cline Segs

Cline Segment 是指 Cline 中 1 条没有转折的线段

Other Segs

Line Segment 是指 Line 中 1 条没有转折的线段

Figures

是指图形符号，例如：钻孔符号

DRC Errors

是指出违反设计规范的位置及其相关信息

Text

是指文字

Ratsnests

是指鼠线 ( 即讯号线未完成的联机关系 )

Rat Ts

Ratsnest T-point More >

以下开始记录在Cadence的学习过程中碰到的问题及解决方法，或心得或归纳。
以SPB15.7为准，分 Capture CIS 和 Allegro 两部分。
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关于update cache

如果画原理图过程中，修改了库元件，放置修改后的元件会出现如下警告：

Part xxx is out of date with respect to the design cache.Use Upate Cache to synchronize the part in the cache with the library.
但是这个update cache在哪里呢？菜单里的这个命令是虚的，看了帮助才知道。
必须到project manager窗口中的design cache中找到这个part，右键选择update cache才行。或者直接cleanup cache也行。

整理自PCBBBS论坛
[讨论]CONCEPT HDL和CAPTURE CIS的区别
之前一直用PROTEL,现在开始学习CADENCE,前几天装了CADENCE SPB 15.7。学习中有几个问题不明。
SPB中包含了CONCEPT HDL和CAPTURE CIS，不知这两个原理图设计软件的主要区别在哪里？
他们的原理图库可以共用吗？

在CONCEPT HDL中，工具栏的的ANOLOG器件库系统是否自带？若没有如何获取并载入？
—HsuMeiFan2005—
对PCB 布线来说:
Concept HDL 是原先的Allegro的原理图工具，是主要妻子。
Capture (CIS)是原先的OrCAD原理图工具。 它的PCB工具是Layout。
Cadence 买入 Orcad之后，把 Orcad Capture (CIS) 作为一件 除了Concept HDL以外的原理图工具，是二奶。
他们的原理图库是不可以共用。
Concept HDL也 自带很多 器件库。
Concept HDL是为高端的用户。
—ddwu—
ALLEGRO的Part Developer提供了这两种库的互转！
—玩玩—
总的来说，Concept和Allegro配合更好，原理图库不可共用，但可以转换。
在 原理仿真上它们的库有一部份是共用的(模型)，两者的操作性上都可以，但Concept更好主要是可定制，但可定制就意味着上手难些，Concept掌握 后用起来很方便，但通用性很差，难以转换使其它软件可用，autocad也不支持。capture是应用最广泛的EDA软件(全世界使用率的NO.1)， 操作性虽差了点，但没有Concept难以转换的缺陷，其它功能并不比Concept少，尤其是可以转换到Mentor和PADS，当然做PCB切换到 Allegro是其最强的，用它自带的 Layout Plus的可能不多，它的PCB功能很弱，当然用其capture->Allegro或Capture->POWERPCB就强了。
—dcd—
CONCEPT HDL 做原理图,ALLEGRO做PCB,原配做搭档，肯定是最好的两个EAD.
但是很不好的是CONCEPT HDL 做原理图想用好就不是那么容易的事情，图纸也不如ORCAD美观，用的人更是少得看不到。（我认识的人中是没有会用的）。调出的元件还要是指定的值（VALUE).很多还要自已做，做起来也挺复杂的.